数字式心率计毕业论文

有必要上这儿来吗，去图书馆的数据库，这样类型的文章多得不得了啊

1、频率计嘛就是用来测试信号频率的啊！2、用FPGA来做就最简单不过了！3、我做了一个频率范围在0.5Hz__20MHz，一点都不夸张的，而且精度还很高，比你想象的要高的多！4、软件设计就只要QUARTUS II,很好做的也很容易！5、就连报告也都有的！

这是大规模数字集成电路在系统可编程领域的经典课程设计。数字频率计是近代电子技术领域的重要测量工具之一，同时也是其他许多领域广泛应用的测量仪器。数字频率计是在规定的基准时间内把测量的脉冲数记录下来，换算成频率并以数字形式显示出来。数字频率计用于测量信号（方波，正弦波或其他周期信号）的频率，并用十进制数字显示，它具有精度高，测量速度快，读数直观，使用方便等优点。一个用VHDL语言实现的实例如下：-- Project Name: 恒精度频率计-- Target Devices: FPGA or CPLD-- Revision 0.01 - File Created-- Comments: clk--系统工作时钟，2MHz-------------reset--系统复位信号，高电平有效-------------Fx--为待测信号-------------FreqNx--为待测信号的计数值-------------FreqNs--为标准信号的计数值-------------Freq--为待测信号的频率------------------------------------------------------------------------------------library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;----------------------------------------------------------entity Cymometer is generic(clk_freq : integer := 2000000);--系统工作时钟频率 Port ( clk : in STD_LOGIC; reset : in STD_LOGIC; Fx : in STD_LOGIC; ----待测信号 FreqNs : out natural; FreqNx : out natural); --Freq : out natural);end Cymometer;----------------------------------------------------------architecture Behavioral of Cymometer is---------------------------------------- signal start : STD_LOGIC;--此信号为高电平时计数器开始计数 signal CTRL : STD_LOGIC;--CTRL信号为待测信号和门控信号产生的计数器启动信号 signal CNTx : natural;--待测信号计数器 signal CNTs : natural;--标准信号计数器----------------------------------------begin--***************************************----产生一个门控信号，高电平有效 GateCtrl : process(clk) --------------------------- variable CNT0 : integer range 0 to 2_097_152;--门控信号计数器 --------------------------- begin if rising_edge(clk) then if reset='1' then CNT0 := 0; else CNT0 := CNT0 + 1; end if; --------- if reset='1' then start <= '0'; elsif CNT0 < (clk_freq*3/4) then start <= '1'; else start <= '0'; end if; end if; end process GateCtrl;--***************************************----产生CTRL信号，由待测信号和门控信号产生的计数器启动信号 CtrlGen : process(Fx) begin if rising_edge(Fx) then if reset='1' then CTRL <= '0'; else CTRL <= start; end if; end if; end process CtrlGen;--***************************************----用两个计数器分别对标准信号clk和待测信号signal计数------------------------------------计数标准信号，CTRL高电平期间有效 CountS : process(clk) begin if rising_edge(clk) then if reset='1' then CNTs <= 0; elsif CTRL='1' then CNTs <= CNTs + 1; else CNTs <= 0; end if; end if; end process CountS;------------------------------------计数待测信号，CTRL高电平期间有效 CountX : process(Fx) begin if rising_edge(Fx) then if reset='1' then CNTx <= 0; elsif CTRL='1' then CNTx <= CNTx + 1; else CNTx <= 0; end if; end if; end process CountX;--***************************************----CTRL下降沿将技术结果和测量值输出 CountOut : process(CTRL) begin if falling_edge(CTRL) then if reset='1' then FreqNs <= 0; FreqNx <= 0;-- Freq <= 0; else FreqNs <= CNTs; FreqNx <= CNTx;-- Freq <= (clk_freq / CNTs * CNTx); end if; end if; end process CountOut;end Behavioral;下面是为上面的模块编写的测试平台，在Modelsim下仿真通过，因为数据量较大，建议不要使用Altera及ISE仿真。--------------------------------------------------------------------------------LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.all;USE ieee.numeric_std.ALL; ENTITY tb ISEND tb; ARCHITECTURE behavior OF tb IS -- Component Declaration for the Unit Under Test (UUT) COMPONENT Cymometer PORT( clk : IN std_logic; reset : IN std_logic; Fx : IN std_logic; FreqNs : OUT natural; FreqNx : OUT natural; Freq : OUT natural ); END COMPONENT;--Inputs signal clk : std_logic := '0'; signal reset : std_logic := '1'; signal Fx : std_logic := '0'; --Outputs signal FreqNs : natural; signal FreqNx : natural;-- signal Freq : natural; -- Clock period definitions constant clk_period : time := 500ns; BEGIN -- Instantiate the Unit Under Test (UUT) uut: Cymometer PORT MAP ( clk => clk, reset => reset, Fx => Fx, FreqNs => FreqNs, FreqNx => FreqNx, -- Freq => Freq ); -- Clock process definitions clk_process :process begin clk <= '0'; wait for clk_period/2; clk <= '1'; wait for clk_period/2; end process; --产生待测信号 Fx_process : process begin Fx <= '0'; wait for 2*clk_period; Fx <= '1'; wait for 2*clk_period; end process; -- Stimulus process stim_proc: process begin -- hold reset state for 100ms. wait for clk_period*10; reset <= '0'; -- insert stimulus here wait; end process;END;参考原理M/T测频法。

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电子信息工程毕业论文题目参考

论文写作，简单的说，就是大专院校毕业论文的写作，包含着本科生的学士论文，研究生的硕士论文，博士生的博士论文，延伸到了职称论文的写作以及科技论文的写作。论文的题目是论文的关键，有画龙点睛之效。下面是我为大家整理的电子信息工程毕业论文题目，大家不妨多加参考。

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15.基于MATLAB的扩频通信系统及同步性能仿真

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17.MSK调制解调器及同步性能的仿真分析

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19.OFDM系统子载波间干扰性能分析

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21.基于DDS+PLL的频率源设计

22.基于训练序列的OFDM系统同步技术的研究

23.正交频分复用通信系统设计及性能研究

24.MIMO_OFDM技术研究及其性能比较

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28.基于FPGA的16QAM调制器设计与实现

29.基于多载波通信的信道化技术研究

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电子信息工程大学毕业论文 （张清卓)从21世纪开始，无线传感器网络就开始引起了学术界，军事界和工业界的极大关注。美国和欧洲相继启动了许多关于无线传感器网络的研究计划。随着科学技术的迅猛发展，人类目前已经置身于信息时代，信息的获取是实现信息化的前提，获取物理家门口满怀欣喜的一种重要工具就是传感器。无线传感器网络是当前国际上备受关注的，由多学高度交叉的新兴研究热点领域⑴它综合了传感器技术，嵌入式计算技术及无线通信技术等三大技术，能够通过嵌入式系统对信息进行处理，并通过随机自组织无线通信网络以多跳中继方式所感知信息传送到用户终端。 无线传感器网络可以用于监控温度，湿度，压力，土壤构成，噪声，机械应力等多种环境条件，使用户可以深入的了解和把我周围的世界。无线传感器网络的随机布设，自组织，环境适应等特点使其在军事国防，环境监测，生物医疗，抢先去救灾以及商业应用等领域具有广阔的应用前景，和很高的应用价值⑵。当然，在空进搜索和灾难拯救等特殊领域，无线传感器网络也有其得天独厚的技术优势。