集成电路的封装工艺过程研究论文

先进的芯片尺寸封装(CSP)技术及其发展前景2007/4/20/19:53 来源：微电子封装技术汽车电子装置和其他消费类电子产品的飞速发展，微电子封装技术面临着电子产品“高性价比、高可靠性、多功能、小型化及低成本”发展趋势带来的挑战和机遇。QFP（四边引脚扁平封装）、TQFP（塑料四边引脚扁平封装）作为表面安装技术（SMT）的主流封装形式一直受到业界的青睐，但当它们在0.3mm引脚间距极限下进行封装、贴装、焊接更多的I/O引脚的VLSI时遇到了难以克服的困难，尤其是在批量生产的情况下，成品率将大幅下降。因此以面阵列、球形凸点为I/O的BGA（球栅阵列）应运而生，以它为基础继而又发展为芯片尺寸封装（ChipScalePackage，简称CSP）技术。采用新型的CSP技术可以确保VLSI在高性能、高可靠性的前提下实现芯片的最小尺寸封装（接近裸芯片的尺寸），而相对成本却更低，因此符合电子产品小型化的发展潮流，是极具市场竞争力的高密度封装形式。CSP技术的出现为以裸芯片安装为基础的先进封装技术的发展，如多芯片组件(MCM)、芯片直接安装(DCA),注入了新的活力，拓宽了高性能、高密度封装的研发思路。在MCM技术面临裸芯片难以储运、测试、老化筛选等问题时，CSP技术使这种高密度封装设计柳暗花明。2CSP技术的特点及分类2.1CSP之特点根据J-STD-012标准的定义，CSP是指封装尺寸不超过裸芯片1.2倍的一种先进的封装形式[1]。CSP实际上是在原有芯片封装技术尤其是BGA小型化过程中形成的，有人称之为μBGA（微型球栅阵列，现在仅将它划为CSP的一种形式），因此它自然地具有BGA封装技术的许多优点。(1)封装尺寸小，可满足高密封装CSP是目前体积最小的VLSI封装之一，引脚数（I/O数）相同的CSP封装与QFP、BGA尺寸比较情况见表1[2]。由表1可见，封装引脚数越多的CSP尺寸远比传统封装形式小，易于实现高密度封装，在IC规模不断扩大的情况下，竞争优势十分明显，因而已经引起了IC制造业界的关注。一般地，CSP封装面积不到0.5mm节距QFP的1/10，只有BGA的1/3~1/10[3]。在各种相同尺寸的芯片封装中，CSP可容纳的引脚数最多，适宜进行多引脚数封装，甚至可以应用在I/O数超过2000的高性能芯片上。例如，引脚节距为0.5mm，封装尺寸为40×40的QFP，引脚数最多为304根，若要增加引脚数，只能减小引脚节距，但在传统工艺条件下，QFP难以突破0.3mm的技术极限；与CSP相提并论的是BGA封装，它的引脚数可达600~1000根，但值得重视的是，在引脚数相同的情况下，CSP的组装远比BGA容易。（2）电学性能优良CSP的内部布线长度（仅为0.8~1.0mm）比QFP或BGA的布线长度短得多[4]，寄生引线电容(<0.001mΩ)、引线电阻（<0.001nH）及引线电感（<0.001pF）均很小，从而使信号传输延迟大为缩短。CSP的存取时间比QFP或BGA短1/5~1/6左右，同时CSP的抗噪能力强，开关噪声只有DIP（双列直插式封装）的1/2。这些主要电学性能指标已经接近裸芯片的水平，在时钟频率已超过双G的高速通信领域，LSI芯片的CSP将是十分理想的选择。(3)测试、筛选、老化容易MCM技术是当今最高效、最先进的高密度封装之一，其技术核心是采用裸芯片安装，优点是无内部芯片封装延迟及大幅度提高了组件封装密度，因此未来市场令人乐观。但它的裸芯片测试、筛选、老化问题至今尚未解决，合格裸芯片的获得比较困难，导致成品率相当低，制造成本很高[4]；而CSP则可进行全面老化、筛选、测试，并且操作、修整方便，能获得真正的KGD芯片，在目前情况下用CSP替代裸芯片安装势在必行。（4）散热性能优良CSP封装通过焊球与PCB连接，由于接触面积大，所以芯片在运行时所产生的热量可以很容易地传导到PCB上并散发出去；而传统的TSOP（薄型小外形封装）方式中，芯片是通过引脚焊在PCB上的，焊点和pcb板的接触面积小，使芯片向PCB板散热就相对困难。测试结果表明，通过传导方式的散热量可占到80%以上。同时，CSP芯片正面向下安装，可以从背面散热，且散热效果良好，10mm×10mmCSP的热阻为35℃/W，而TSOP、QFP的热阻则可达40℃/W。若通过散热片强制冷却，CSP的热阻可降低到4.2，而QFP的则为11.8[3]。（5）封装内无需填料大多数CSP封装中凸点和热塑性粘合剂的弹性很好，不会因晶片与基底热膨胀系数不同而造成应力，因此也就不必在底部填料(underfill)，省去了填料时间和填料费用[5]，这在传统的SMT封装中是不可能的。（6）制造工艺、设备的兼容性好CSP与现有的SMT工艺和基础设备的兼容性好，而且它的引脚间距完全符合当前使用的SMT标准（0.5~1mm），无需对PCB进行专门设计，而且组装容易，因此完全可以利用现有的半导体工艺设备、组装技术组织生产。2.2CSP的基本结构及分类CSP的结构主要有4部分：IC芯片，互连层，焊球（或凸点、焊柱），保护层。互连层是通过载带自动焊接（TAB）、引线键合（WB）、倒装芯片（FC）等方法来实现芯片与焊球（或凸点、焊柱）之间内部连接的，是CSP封装的关键组成部分。CSP的典型结构如图1所示[6]。目前全球有50多家IC厂商生产各种结构的CSP产品。根据目前各厂商的开发情况，可将CSP封装分为下列5种主要类别[7、3]：（1）柔性基板封装（FlexCircuitInterposer）由美国Tessera公司开发的这类CSP封装的基本结构如图2所示。主要由IC芯片、载带（柔性体）、粘接层、凸点（铜/镍）等构成。载带是用聚酰亚胺和铜箔组成。它的主要特点是结构简单，可靠性高，安装方便，可利用原有的TAB（TapeAutomatedBonding）设备焊接。（2）刚性基板封装（RigidSubstrateInterposer）由日本Toshiba公司开发的这类CSP封装,实际上就是一种陶瓷基板薄型封装，其基本结构见图3。它主要由芯片、氧化铝（Al2O3）基板、铜（Au）凸点和树脂构成。通过倒装焊、树脂填充和打印3个步骤完成。它的封装效率（芯片与基板面积之比）可达到75％，是相同尺寸的TQFP的2.5倍。（3）引线框架式CSP封装（CustomLeadFrame）由日本Fujitsu公司开发的此类CSP封装基本结构如图4所示。它分为Tape-LOC和MF-LOC两种形式，将芯片安装在引线框架上，引线框架作为外引脚，因此不需要制作焊料凸点，可实现芯片与外部的互连。它通常分为Tape-LOC和MF-LOC两种形式。（4）圆片级CSP封装（Wafer-LevelPackage）由ChipScale公司开发的此类封装见图5。它是在圆片前道工序完成后，直接对圆片利用半导体工艺进行后续组件封装，利用划片槽构造周边互连，再切割分离成单个器件。WLP主要包括两项关键技术即再分布技术和凸焊点制作技术。它有以下特点：①相当于裸片大小的小型组件（在最后工序切割分片）；②以圆片为单位的加工成本（圆片成本率同步成本）；③加工精度高（由于圆片的平坦性、精度的稳定性）。(5)微小模塑型CSP(MinuteMold)由日本三菱电机公司开发的CSP结构如图6所示。它主要由IC芯片、模塑的树脂和凸点等构成。芯片上的焊区通过在芯片上的金属布线与凸点实现互连，整个芯片浇铸在树脂上，只留下外部触点。这种结构可实现很高的引脚数，有利于提高芯片的电学性能、减少封装尺寸、提高可靠性，完全可以满足储存器、高频器件和逻辑器件的高I/O数需求。同时由于它无引线框架和焊丝等，体积特别小，提高了封装效率。除以上列举的5类封装结构外，还有许多符合CSP定义的封装结构形式如μBGA、焊区阵列CSP、叠层型CSP（一种多芯片三维封装）等。3CSP封装技术展望3.1有待进一步研究解决的问题尽管CSP具有众多的优点，但作为一种新型的封装技术，难免还存在着一些不完善之处。（1）标准化每个公司都有自己的发展战略，任何新技术都会存在标准化不够的问题。尤其当各种不同形式的CSP融入成熟产品中时，标准化是一个极大的障碍[8]。例如对于不同尺寸的芯片，目前有多种CSP形式在开发，因此组装厂商要有不同的管座和载体等各种基础材料来支撑，由于器件品种多，对材料的要求也多种多样，导致技术上的灵活性很差。另外没有统一的可靠性数据也是一个突出的问题。CSP要获得市场准入，生产厂商必须提供可靠性数据,以尽快制订相应的标准。CSP迫切需要标准化，设计人员都希望封装有统一的规格，而不必进行个体设计。为了实现这一目标，器件必须规范外型尺寸、电特性参数和引脚面积等，只有采用全球通行的封装标准，它的效果才最理想[9]。（2）可靠性可靠性测试已经成为微电子产品设计和制造一个重要环节。CSP常常应用在VLSI芯片的制备中，返修成本比低端的QFP要高，CSP的系统可靠性要比采用传统的SMT封装更敏感，因此可靠性问题至关重要。虽然汽车及工业电子产品对封装要求不高，但要能适应恶劣的环境，例如在高温、高湿下工作，可靠性就是一个主要问题。另外，随着新材料、新工艺的应用，传统的可靠性定义、标准及质量保证体系已不能完全适用于CSP开发与制造，需要有新的、系统的方法来确保CSP的质量和可靠性，例如采用可靠性设计、过程控制、专用环境加速试验、可信度分析预测等。可以说，可靠性问题的有效解决将是CSP成功的关键所在[10,11]。（3）成本价格始终是影响产品（尤其是低端产品）市场竞争力的最敏感因素之一。尽管从长远来看，更小更薄、高性价比的CSP封装成本比其他封装每年下降幅度要大，但在短期内攻克成本这个障碍仍是一个较大的挑战[10]。目前CSP是价格比较高，其高密度光板的可用性、测试隐藏的焊接点所存在的困难（必须借助于X射线机）、对返修技术的生疏、生产批量大小以及涉及局部修改的问题，都影响了产品系统级的价格比常规的BGA器件或TSOP／TSSOP／SSOP器件成本要高。但是随着技术的发展、设备的改进，价格将会不断下降。目前许多制造商正在积极采取措施降低CSP价格以满足日益增长的市场需求。随着便携产品小型化、OEM（初始设备制造）厂商组装能力的提高及硅片工艺成本的不断下降，圆片级CSP封装又是在晶圆片上进行的，因而在成本方面具有较强的竞争力，是最具价格优势的CSP封装形式，并将最终成为性能价格比最高的封装。此外，还存在着如何与CSP配套的一系列问题，如细节距、多引脚的PWB微孔板技术与设备开发、CSP在板上的通用安装技术[12]等，也是目前CSP厂商迫切需要解决的难题。3.2CSP的未来发展趋势（1）技术走向终端产品的尺寸会影响便携式产品的市场同时也驱动着CSP的市场。要为用户提供性能最高和尺寸最小的产品，CSP是最佳的封装形式。顺应电子产品小型化发展的的潮流，IC制造商正致力于开发0.3mm甚至更小的、尤其是具有尽可能多I/O数的CSP产品。据美国半导体工业协会预测，目前CSP最小节距相当于2010年时的BGA水平（0.50mm），而2010年的CSP最小节距相当于目前的倒装芯片（0.25mm）水平。由于现有封装形式的优点各有千秋，实现各种封装的优势互补及资源有效整合是目前可以采用的快速、低成本的提高IC产品性能的一条途径。例如在同一块PWB上根据需要同时纳入SMT、DCA，BGA，CSP封装形式（如EPOC技术）。目前这种混合技术正在受到重视，国外一些结构正就此开展深入研究。对高性价比的追求是圆片级CSP被广泛运用的驱动力。近年来WLP封装因其寄生参数小、性能高且尺寸更小（己接近芯片本身尺寸）、成本不断下降的优势，越来越受到业界的重视。WLP从晶圆片开始到做出器件，整个工艺流程一起完成，并可利用现有的标准SMT设备，生产计划和生产的组织可以做到最优化；硅加工工艺和封装测试可以在硅片生产线上进行而不必把晶圆送到别的地方去进行封装测试；测试可以在切割CSP封装产品之前一次完成，因而节省了测试的开支。总之，WLP成为未来CSP的主流已是大势所驱[13~15]。（2）应用领域CSP封装拥有众多TSOP和BGA封装所无法比拟的优点，它代表了微小型封装技术发展的方向。一方面，CSP将继续巩固在存储器（如闪存、SRAM和高速DRAM）中应用并成为高性能内存封装的主流；另一方面会逐步开拓新的应用领域，尤其在网络、数字信号处理器（DSP）、混合信号和RF领域、专用集成电路（ASIC）、微控制器、电子显示屏等方面将会大有作为，例如受数字化技术驱动，便携产品厂商正在扩大CSP在DSP中的应用，美国TI公司生产的CSP封装DSP产品目前已达到90％以上。此外，CSP在无源器件的应用也正在受到重视，研究表明，CSP的电阻、电容网络由于减少了焊接连接数，封装尺寸大大减小，且可靠性明显得到改善。（3）市场预测CSP技术刚形成时产量很小，1998年才进入批量生产，但近两年的发展势头则今非昔比，2002年的销售收入已达10.95亿美元，占到IC市场的5%左右。国外权威机构“ElectronicTrendPublications”预测，全球CSP的市场需求量年内将达到64.81亿枚，2004年为88.71亿枚，2005年将突破百亿枚大关，达103.73亿枚，2006年更可望增加到126.71亿枚。尤其在存储器方面应用更快，预计年增长幅度将高达54.9%。

功耗低CMOS集成电路采用场效应管，且都是互补结构，工作时两个串联的场效应管总是处于一个管导通，另一个管截止的状态，电路静态功耗理论上为零。实际上，由于存在漏电流，CMOS电路尚有微量静态功耗。单个门电路的功耗典型值仅为20mW，动态功耗（在1MHz工作频率时）也仅为几mW。工作电压范围宽CMOS集成电路供电简单，供电电源体积小，基本上不需稳压。国产CC4000系列的集成电路，可在3~18V电压下正常工作。逻辑摆幅大CMOS集成电路的逻辑高电平“1”、逻辑低电平“0”分别接近于电源高电位VDD及电影低电位VSS。当VDD=15V，VSS=0V时，输出逻辑摆幅近似15V。因此，CMOS集成电路的电压电压利用系数在各类集成电路中指标是较高的。抗干扰能力强CMOS集成电路的电压噪声容限的典型值为电源电压的45%，保证值为电源电压的30%。随着电源电压的增加，噪声容限电压的绝对值将成比例增加。对于VDD=15V的供电电压（当VSS=0V时），电路将有7V左右的噪声容限。输入阻抗高CMOS集成电路的输入端一般都是由保护二极管和串联电阻构成的保护网络，故比一般场效应管的输入电阻稍小，但在正常工作电压范围内，这些保护二极管均处于反向偏置状态，直流输入阻抗取决于这些二极管的泄露电流，通常情况下，等效输入阻抗高达103~1011Ω，因此CMOS集成电路几乎不消耗驱动电路的功率。温度稳定性能好由于CMOS集成电路的功耗很低，内部发热量少，而且，CMOS电路线路结构和电气参数都具有对称性，在温度环境发生变化时，某些参数能起到自动补偿作用，因而CMOS集成电路的温度特性非常好。一般陶瓷金属封装的电路，工作温度为-55 ~ +125℃；塑料封装的电路工作温度范围为-45 ~ +85℃。扇出能力强扇出能力是用电路输出端所能带动的输入端数来表示的。由于CMOS集成电路的输入阻抗极高，因此电路的输出能力受输入电容的限制，但是，当CMOS集成电路用来驱动同类型，如不考虑速度，一般可以驱动50个以上的输入端。抗辐射能力强CMOS集成电路中的基本器件是MOS晶体管，属于多数载流子导电器件。各种射线、辐射对其导电性能的影响都有限，因而特别适用于制作航天及核实验设备。可控性好CMOS集成电路输出波形的上升和下降时间可以控制，其输出的上升和下降时间的典型值为电路传输延迟时间的125%~140%。接口方便因为CMOS集成电路的输入阻抗高和输出摆幅大，所以易于被其他电路所驱动，也容易驱动其他类型的电路或器件。 免费考研网

由于 集成电路 设计水平和工艺技术的提高，集成电路的规模越来越大，整个系统可以集成到一个 芯片 上（目前一个芯片上可以集成108个晶体管）。这使得将于单芯片集成到由具有多个硬件和软件功能的电路组成的系统（或子系统）中成为可能。90年代末，集成电路进入了系统级芯片（SOC）时代。 1980年代，专门集成电路以标准逻辑门为基本单元，由处理线提供给设计师免费使用，以缩短设计周期：1990年代末进入系统级芯片时代。在芯片上，它包括cpu、dsp、逻辑电路、模拟电路、射频电路、存储器和其他电路模块以及嵌入式软件，并相互连接，形成完整的系统。       由于系统设计日益复杂，设计行业中已有工厂专门开发具有这些功能的各种集成电路模块（称为知识产权核心或IP核心）。这些模块通过授权提供给其他系统设计人员进行有偿使用。设计人员将使用IP核作为设计的基本单元。IP核的重用不仅缩短了系统设计周期，而且提高了系统设计的成功率。       研究表明，与由IC构成的系统相比，由于SOC设计能够综合考虑整个系统的各种条件，在相同的工艺条件下，可以达到更高的系统指标。21世纪将是SOC技术真正快速发展的时期。        近年来，由于整机的便携式开发和系统小型化的趋势，需要在芯片上集成更多不同类型的元件，如Si-CMOSIC，GaAs-RFIC，各种无源元件，光机械设备，天线，连接器。和传感器等单一材料和标准工艺的SOC是有限的。近年来，基于SOC快速开发的系统级封装（SiP）不仅可以在一个封装中组装多个芯片，而且可以堆叠和集成不同类型的器件和电路芯片。复杂，完整的系统。 与SOC相比，SIP具有： （一）可以提供更多的新功能； （2）各工序兼容性好； （3）灵活性和适应性强； （4）低成本； （5）易于分块测试； （6）开发周期短等优点。        SOC和SIP互为补充。一般认为，SOC主要用于更新较慢、对军事装备性能要求较高的产品。SIP主要用于更换周期较短的消费品，如手机。SIP的合格率和计算机辅助设计有待进一步提高。 由于液滴的复杂性，对液滴的设计和工艺技术提出了更高的要求。在设计方面，需要由系统工程师、电路设计、布局设计、硅技术设计、测试和制造等工程师组成的团队共同努力，以达到最佳的性能、最小的尺寸和最小的成本。首先，采用计算机辅助仿真设计，对芯片、电源和被动组件的参数和布局进行了设计。高密度线路的设计应考虑消除振荡、过冲、串扰和辐射。考虑散热和可靠性；选择衬底材料（包括介电常数、损耗、互连阻抗等）；制定线宽、间距和穿孔等设计规则；最后设计主板的布局。       SIP采用了近十年来迅速发展的触发器焊接互连技术。触发器焊接互连具有直流电压低、互连密度高、寄生电感小、热、电性能好等优点，但成本高于焊丝。SIP的另一个优点是能够集成各种无源组件。无源元件在集成电路中的应用日益增多。例如，移动电话中的无源元件与有源元件的比例约为50：1。采用近年来发展起来的低温共烧多层陶瓷（LTCC）和低温共烧铁氧体（LTCF）技术，即在多层陶瓷中集成电阻、电容、电感、滤波器和谐振器等无源元件，就像将有源器件集成到硅片中一样。此外，为了提高芯片芯核在封装中的面积比，采用了两个以上的芯片叠层结构，并在Z方向上中进行了三维集成。开发了层合芯片之间的超薄柔性绝缘层底板、底板上的铜线、通孔互连和金属化等新技术。        SIP以其快速进入市场的竞争力、更小、更薄、更轻、更多的功能，在业界得到了广泛的应用。它的主要应用是射频/无线应用、移动通信、网络设备、计算机和外围设备、数字产品、图像、生物和MEMS传感器。        到2010年，SiP的布线密度预计为6000cm / cm 2，热密度为100W / cm 2，元件密度为5000 / cm 2，I / O密度为3000 / cm 2。系统级封装设计也正朝着SOC的自动布局和布线等计算机辅助自动化发展。英特尔最先进的SiP技术将五个堆叠式闪存芯片集成到1.0mm超薄封装中。东芝的SiP目标是将手机的所有功能集成到一个包中。日本最近预测，如果全球五分之一的LSI系统采用SiP技术，SiP市场可达到1.2万亿日元。凭借其进入市场的优势，SiP将在未来几年内以更快的速度增长。在加快集成电路设计和芯片制造发展的同时，中国应加大系统级封装的研发力度。