递归论文参考文献

c语言下标从零开始是个错误，并且 index 也是一个有误导性的名词，它表示的是偏移量，明明应该用 offset。然后 c 的徒子徒孙都学了它，导致现在很多人都误以为下标应该从 0 开始。早期蛮荒时代，很多东西都不科学，算法导论作者致力于与落后文明作斗争，然而却遭到了楼主你的不理解，实乃编程届一大憾事。我再说一遍，C 是结构化的汇编，下标基 0 是受到了 PDP-11 指令集的影响，更老的语言（比如 Fortran）都是基 1 的。另外用 0/非 0 代表 false/true 也是 PDP-11 中 TST 指令和 Z 位的行为。可能是这本书强调算法的求学思想，所以从一更加符合数学的数组规定。但是编程的时候，指针这个东西会经常用到，如果用a(o)作为第一个元素 那么*a+n就等同于a(n) 比较方便算法导论上的这个问题呢，我觉得我比较同意楼上的看法，这个书上面的很多的程序并不是可以敲上去直接运行的，他只是伪代码，思想而已，给人看的，人类的普遍思维是从1开始，那么书页就是从1开始了说编程语言是给机器看而伪代码是给人看的简直是逗大家笑吧...编程语言设计出来就是给人看的....另外从0开始在很多方便都极好....我觉得写多代码都能体会到吧..帮算导洗地：算法导论通篇用的是伪代码 是给人类阅读理解的 不是设计给机器去运行的而绝大多数情况下， index 从 1 开始更符合人类直觉（如果你对这点有异议请参考的答案 ）但少数情况下， index 从 0 开始更符合人类直觉。例如书中 hashing 还有 FFT 那块内容， index 是从 0 开始的。其实写几天 Pascal 你就适应啦。。

计算机专业论文参考文献

参考文献在各个学科、各种类型出版物都有着明确的标注法。以下是我为您整理的计算机专业论文参考文献，希望能提供帮助。

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目录(Table of Contents)前言(Preface)第一部分(Part I) 基础(Foundations)第一章 计算中算法的角色(The Role of Algorithms in Computing)第二章 开始(Getting Started)第三章 函数的增长率(Growth of Functions)第四章 递归(Recurrences)第五章 概率分析与随机化算法(Probabilistic Analysis and Randomized Algorithms)第二部分(Part II) 排序与顺序统计(Sorting and Order Statistics)第六章 堆排序(Heapsort)第七章快速排序(Quicksort)第八章 线性时间中的排序(Sorting in Linear Time)第九章 中值与顺序统计(Medians and Order Statistics)第三部分(Part III) 数据结构(Data Structures)第十章 基本的数据结构(Elementary Data Structures)第十一章 散列表(Hash Tables)第十二章 二叉查找树(Binary Search Trees)第十三章 红-黑树(Red-Black Trees)第十四章 扩充的数据结构(Augmenting Data Structures)第四部分(Part IV) 高级的设计与分析技术(Advanced Design and Analysis Techniques)第十五章 动态规划(Dynamic Programming)第十六章 贪婪算法(Greedy Algorithms)第十七章 分摊分析(Amortized Analysis)第五部分(Part V) 高级的数据结构(Advanced Data Structures)第十八章 B-树(B-Trees)第十九章 二项式堆(Binomial Heaps)第二十章 斐波纳契堆(Fibonacci Heaps)第二十一章 不相交集的数据结构(Data Structures for Disjoint Sets)第六部分(Part VI) 图算法(Graph Algorithms)第二十二章 基本的图算法(Elementary Graph Algorithms)第二十三章 最小生成树(Minimum Spanning Trees)第二十四章单源最短路径(Single-Source Shortest Paths)第二十五章 全对的最短路径(All-Pairs Shortest Paths)第二十六章 最大流(Maximum Flow)第七部分(Part VII) 精选的主题(Selected Topics)第二十七章 排序网络(Sorting Networks)第二十八章矩阵运算(Matrix Operations)第二十九章 线性规划(Linear Programming)第三十章 多项式与快速傅里叶变换(Polynomials and the FFT)第三十一章 数论算法(Number-Theoretic Algorithms)第三十二章 字符串匹配(String Matching)第三十三章 计算几何学(Computational Geometry)第三十四章 NP-完备性(NP-Completeness)第三十五章 近似算法(Approximation Algorithms)第八部分(Part VIII) 附录:数学背景(Mathematical Background)附录A 求和(Summations)附录B 集合，等等。(Sets, Etc.)附录C 计数与概率(Counting and Probability)参考文献(Bibliography)索引(Index)

Turbo卷积码(TCC)是3G无线系统中所采用的前向错误校正（FEC）机制的整体部分。然而，Turbo译码器所带来的计算负担非常重，并不太适合采用传统DSP或RISC处理器实现。由于现场可编程逻辑阵列（FPGA）内在的并行结构，FPGA为解决3G基站收发器中所需要的符号速率FEC和其它计算密集的任务提供了一个高性能信号处理平台基础。 Turbo 编码 级联码方案（Concatenated coding schemes）是为了通过结合两个或更多相对简单的分量或构造模块码来获得较高的编码增益。Turbo码认为是对级联码结构的一种改进，其中采用迭代算法对相关的码序列进行译码。Turbo码是通过将两个或更多分量码应用到同一数据序列的不同交织版本上构成的。对于任何传统单分量编码，译码器的最后一级生成的都是硬判决译码数据位。为了使象Turbo码这样的级联码方案工作得更好，译码算法不应被限制为只能在译码器间传递硬判决。为最好地利用每个译码器获得的信息，译码算法必须可以实现软判决交换，而不是采用硬判决。对于采用两个分量码的系统，译码的概念是指将来自一个译码器的软判决输入到另一个译码器的输入，并将此过程重复几次以获得更好的判决，如图1所示 。 3GPP Turbo 编码器 图2为3GPP编码器。 输入数据流输入到RSC1，它为每个输入比特生成一个对等比特（Parity Bit）。输入数据还经过交织后由RSC2处理生成第二个对等比特流。 3GPP标准定义，输入块的长度在40至5114 位之间。编码器生成一个速率为1/3的包括原始输入位和两个对等位的系统码。通过打孔方法可以获得1/2编码速度的编码。递归系统编码器的实现比较直接，然而交织器则不那么简单，要比标准的卷积或块交织器复杂。 一旦将输入数据块长度K 提供给编码器以后，编码器将计算交织矩阵行数R和列数 C，并创建相应的交织数据结构。R 和 C 是数据块长度K的函数。在输入符号被加载到交织矩阵以后，那么将根据一定的顺序进行行间交换和列间交换。交换模式是根据块长度K选择的（即依赖于K）。行和列交换完成后，通过逐列读出交织矩阵数据就可以得到最终的交织序列。在数据读出时需要进行删减操作，以保证在输出中只有正确的输入符号，请注意，交织阵列包含的数据位通常比K个原始输入符号要多 ，因为R C>K。然后，新的序列经过RSC2编码生成第二个对等位流。 实现交织器的一种方法是在存储器中存储完整的交换序列。即，一旦K 给定，即调用一个初始化例程（运行在处理器上的软件例程或利用FPGA中的功能单元）生成相应的交换序列，然后将这一信息存储在存储器中。然而，这一方法需要大量的存储器。利用Virtex -E FPGA 技术提供的 4096位每块的片上存储器，将需要[5114 13/4096]=17个存储器块。 在我们的方法中，采用一个预处理引擎生成一个序列值（存储），这一序列值被存储起来，交织器地址发生器将使用这些序列值。这一硬件单元采用几个小型数据结构（素数表）来计算所需要的序列。这一准备过程需要的时钟周期数与信息块的长度成比例。例如，对于K=40的块需要280时钟周期，而对于最大块长度K=5114，则需要 5290个时钟周期。该过程只需要在块长度变化时进行。地址发生器利用这些更为紧凑的数据结构来实时生成交织地址。 3GPP Turbo 译码器 译码器包括两个MAP（最大后验概率）译码器和几个交织器。Turbo算法的优良的性能源于可以在两个MAP译码器间共享可靠性信息（extrinsic data，外数据，或称先验数据）。 在我们的设计中，MAP译码器采用的是Bahl， Cocke， Jelinek 和 Rajiv (BCJR) 算法。BCJR算法计算每个符号的最大后验对数似然率，并且是一种真正的软判决算法。考虑到数据是以块的形式传输的，因此可以在时间维中前向或反向搜索一个符号序列。对于任一序列，其出现概率都是单独符号出现概率的乘积。由于问题是线性的，因此序列概述可以利用概率的对数和来代替。 为了与一般文献中的习惯一致，我们将译码迭代的前向和反向状态概率分别利用 和 来表示。通常，BCJR算法要求在接收到整个信息后才开始解码。对于实时应用，这一限制可能太严格了。例如，3GPP Turbo译码器将需要大量存储器存储一个5114符号信息块的完全状态结构（state trellis）。对于单片FPGA设计来说，这需要的存储资源太多了。与维特比（Vitebi）算法类似，我们可以先从全零向量 O和数据{yk}（k 从 n 到 n-L） 开始反向迭代。L次反向迭代可获得非常好的 n-L近似值。只要L选择合适，最终的状态标志（state metric）就是正确的。可以利用这一性质在信息结束前就开始进行有效的位译码。 L 被称为收敛长度。其典型值大约是译码器约束长度的数倍（通常为5至10倍），并随着信噪比的降低而增加。 通常，Turbo译码算法将计算所有的 （对整块信息），将这些数值存储起来，然后在反向迭代中与反向状态概率一起用来计算新的外信息（extrinsic information，或称先验信息）。我们的设计中采用了窗口化方法。 译码过程以一个前向迭代开始，计算包含L 个接收符号的块i的 值。同时，对未来（i+1）块进行一个反向迭代（标号 ）。对块i+1的反向迭代结束时，就获得了开始对块i 进行反向迭代所需要的正确的 初始向量。 与此同时对数似然函数（Lall）也在进行。 每一 和 处理过程都需要8个max* 操作 - 每个针对状态结构（tellis）中的8个结点之一。最终的对数似然计算需要14个并行max* 运算符。为了提供可接受的译码速率，在设计中采用了38个max* 功能单元。 从 C描述到FPGA设计 FPGA Turbo 编码译码器设计是利用基于C的设计和验证方法进行的，如图3所示。 算法开发阶段采用具有定点C类型的Art Library 来对定点计算的位真（bit-true）效应进行准确建模。在这一阶段考察了几种可能算法的定点性能。一旦选定正确的量化算法，就可利用A|rtDesignerPro创建一个专用DSP架构。A|rtDesignerPro的一个最强大的功能之一是可以插入和利用专用的数据通道核心（称为专用单元，ASU）。利用这些ASU加速器核心可以使我们处理Turbo译码器算法内在的计算复杂性。 A|rtDesignerPro可自动完成寄存器分配、调度和控制器生成。在Turbo编码译码器设计中， A|rtDesignerr的自动循环合并可获得最佳的；任务调度，MAP译码步骤的内部循环都只有一个周期长。 A|rtDesignerPro生成的最终结果是可综合的寄存器级（RT-level） VHDL或Verilog 描述。基于C的工具流支持FPGA专用功能。例如，可利用BlockRAM自动构造RAM，而寄存器文件也可利用分布式存储器而不是触发器来实现 。 最后，逻辑综合和Xilinx实施工具套件将RTL HDL 转换为 FPGA 配置位流。 FPGA Turbo 编码译码器实现 A|rtDesigner创建的Turbo编码器和译码器核心硬件结构包含许多专用ASU加速器。其中最重要的一个加速器完成max* 操作。max* 运算符根据下式计算两个幂值a 和 b： max* (a,b)=ln(expc(a)+expc(b))。 如 图4所示， max* 运算是通过选择（a,b）最大值，并应用一个存储在查找表（LUT）中的校正因子近似进行的。这一近似算法非常适合利用Xilinx FPGA 实现，其中LUT是其最终基本构造单元。 结果 Turbo译码算法硬件字长的选择极大地影响总体性能。利用C-to-FPGA设计流程，这一定点分析是完全在C环境中完成的。结果示于图 5。 上图显示出了我们的浮点Turbo译码器算法和对应的定点算法之间的性能差别。仿真是在5114块长度、5次译码迭代和AWGN信道模型情况下进行的。结果清晰明显出性能的损失是非常小的。 我们的Turbo译码器的定点性能做为译码器迭代次数的函数 ，对于 dB SNR，位错率为10-6。 译码器功能的实现非常具有挑战性，我们同时针对Virtex-E和 Virtex-II 器件进行了适配。Virtex-II 器件实施是采用运行在 speedfile数据库上的Xilinx 实施工具集完成的。利用XC2V1000BG575-5 FPGA实现的最终设计，达到了66 MHz 的时钟性能，消耗了3,060个逻辑片 和 16个块RAM。对于从40至 5114符号长度的块，采用5次译码迭代循环的情况下，译码器达到了2 至 百万符号每秒（Msym/s）的吞吐量。编码器占用了903个逻辑片、3个块RAM并支持83 MHz时钟频率。对于从40至5114位的块长度，速率可达到9 至20 Msym/s。

一、培养数学学习兴趣在小学数学教学中的重要性

数学是其他自然科学的基础和保证，因此，学好数学对于学生以后其他学科的学习具有非常重要的现实意义.小学数学主要是促进学生在幼年时期接受数学教育，进而为将来的数学学习奠定基石，因此，培养小学生对于数学的学习兴趣显得非常重要.处于7~12岁年龄段的小学生是各项认知技能都在快速发展的阶段和人群.在这一年龄阶段，其学习数学知识的能力会随着其兴趣而得到不同的发展.如果学生因为缺乏学习兴趣，产生厌学心理，就会对其今后的发展造成不可修复的伤害.教育和教学就是培养人和塑造人的一门科学，所以说，好的教育教学是会使得人的全面发展得到增强的.

二、在小学数学教学中培养学生学习兴趣的方法

1．必须要实行的原则

在小学数学教学中培养学生的数学兴趣是一个重要的教学问题，它必须与学生的知识结构一致和协调，符合学生的身心发展和全面发展，那么，我们就必须必须遵循和执行一定的原则：

（1）适应性原则

适应性原则要求在小学数学教育的日常活动中，学习兴趣是关键，那么，我们就需要以此为原则来不用该年龄阶段的知识去引导学生的努力方向.比如说，现在小学阶段，那些小学奥数比赛已经非常流行了.这些所谓的奥数竞赛，不符合小学生的学习阶段和知识结构，很多题目大大超出他们的知识范围.但这在校园里却是一种很普遍的风尚，这种错误的风尚打击了一大部分学生，使他们发出“数学难”的呼声.这样的学习榜样当然值得肯定，但不适宜在推广而后实施，也不利于培养学生学习数学的积极性和兴趣.

（2）发展性原则

发展性原则是为了培养学生学习数学的兴趣来结合社会的生活和学生的身心特点双重因素.那么，启发学生思考的问题要符合学生知识结构，既不能太简单也不能太难，主要是要联系理论知识与现实生活，促进学生的全面发展.此外，让学生在学习过程中既感到有挑战性，又感觉到好玩和有成效.这样，学生在数学课堂上的学习中不但能学到一定的知识，又有了继续学习的欲望和兴趣，为以后的学习和生活打下了良好的基础，是实现促进学生全面发展的教育目的的.

2．所采取的方法

以根本原则为基础，以具体措施为方法来有针对性地达到教学目标.例如：我们在小学数学的教学过程中可以采取趣味性的教学方式，激发学生的学习兴趣.从小学数学的教学学习环境来说分成两个部分，一是课堂教学，二是课外思考和课外作业.在课堂教学中，应该：

（1）每名学生都积极参与

老师在授课的过程中，要以所教知识与学生的现有认知水平为基础，设计师生共同参与的学习模式，让所有学生参与其中，提高其学习的主动性和效率.

（2）不同的成功体验

让每一名学生都有自己对成功的体验，老师通过教学情境的创设来区别对待，并根据学生不同学习程度和学习能力因材施教，这样所有程度的学生都能获得成功的喜悦.数学这一学科具有系统性和连续性，所以说，循序渐进、激励优生和表扬后进生都是可行之策，每一名学生都会体验到自己的成就感来获得喜悦之情，更能激发学生学习的积极性和主动性.

（3）积极表扬和鼓励

小学生具有年龄小和争强好胜的特点以及荣誉感，所以，在教学的活动中，教师要发现学生的闪光点和优点来加以表扬.特别是，在学生取得进步时，教师要及时给予表扬和鼓励，这样就会使得学生们不断保持学习兴趣.

（4）趣味性课堂活动

教师可以组织一些趣味活动.首先是重视直观的教学方法，例如在教授小学一年级“加减法”的时候，可以让同学们自制一些小工具，这样课堂上玩耍的过程中就学会了知识，同时也使学生学习变得直观化和简单化.其次，我们教师在日常的教学中，尽量将一些大家都熟悉的生活场景引入到课堂来，通过生动有趣的故事，在中间穿插一些数学知识，并通过模型、实物等教具，配合多媒体等教育设施，形象而又直观地引导学生去掌握新知识.在课堂外，应该：给学生创造自由的发展空间.因为小学数学学科本身以理解为主，只要在课堂上真正理解消化了，我们可以适当地减少家庭作业.毕竟在如此小的年纪搞题海战术实在不是一件痛快的事.为了保持学生在课堂中的热情和兴趣，尽量不要给学生的课外生活布下阴影.课外作业以质量取胜.适量的人性的家庭作业能够使学生对数学这一重要学科保持持久的正面的重视.所以我们在给小学生布置数学课外作业时，必须对题量和题型做细致的考察.归根到底，作业的意义就是为了发现问题并解决问题，而不是作为惩罚学生的硬性指标.

兄弟你这个论文有点难度了。不是随便拉拉就行了。得找专业书籍慢慢找和高人指导了。我查到点不指导有没有用。Turbo卷积码(TCC)是3G无线系统中所采用的前向错误校正（FEC）机制的整体部分。然而，Turbo译码器所带来的计算负担非常重，并不太适合采用传统DSP或RISC处理器实现。由于现场可编程逻辑阵列（FPGA）内在的并行结构，FPGA为解决3G基站收发器中所需要的符号速率FEC和其它计算密集的任务提供了一个高性能信号处理平台基础。Turbo 编码级联码方案（Concatenated coding schemes）是为了通过结合两个或更多相对简单的分量或构造模块码来获得较高的编码增益。Turbo码认为是对级联码结构的一种改进，其中采用迭代算法对相关的码序列进行译码。Turbo码是通过将两个或更多分量码应用到同一数据序列的不同交织版本上构成的。对于任何传统单分量编码，译码器的最后一级生成的都是硬判决译码数据位。为了使象Turbo码这样的级联码方案工作得更好，译码算法不应被限制为只能在译码器间传递硬判决。为最好地利用每个译码器获得的信息，译码算法必须可以实现软判决交换，而不是采用硬判决。对于采用两个分量码的系统，译码的概念是指将来自一个译码器的软判决输入到另一个译码器的输入，并将此过程重复几次以获得更好的判决，如图1所示 。3GPP Turbo 编码器图2为3GPP编码器。输入数据流输入到RSC1，它为每个输入比特生成一个对等比特（Parity Bit）。输入数据还经过交织后由RSC2处理生成第二个对等比特流。3GPP标准定义，输入块的长度在40至5114 位之间。编码器生成一个速率为1/3的包括原始输入位和两个对等位的系统码。通过打孔方法可以获得1/2编码速度的编码。递归系统编码器的实现比较直接，然而交织器则不那么简单，要比标准的卷积或块交织器复杂。一旦将输入数据块长度K 提供给编码器以后，编码器将计算交织矩阵行数R和列数 C，并创建相应的交织数据结构。R 和 C 是数据块长度K的函数。在输入符号被加载到交织矩阵以后，那么将根据一定的顺序进行行间交换和列间交换。交换模式是根据块长度K选择的（即依赖于K）。行和列交换完成后，通过逐列读出交织矩阵数据就可以得到最终的交织序列。在数据读出时需要进行删减操作，以保证在输出中只有正确的输入符号，请注意，交织阵列包含的数据位通常比K个原始输入符号要多 ，因为R C>K。然后，新的序列经过RSC2编码生成第二个对等位流。实现交织器的一种方法是在存储器中存储完整的交换序列。即，一旦K 给定，即调用一个初始化例程（运行在处理器上的软件例程或利用FPGA中的功能单元）生成相应的交换序列，然后将这一信息存储在存储器中。然而，这一方法需要大量的存储器。利用Virtex -E FPGA 技术提供的 4096位每块的片上存储器，将需要[5114 13/4096]=17个存储器块。在我们的方法中，采用一个预处理引擎生成一个序列值（存储），这一序列值被存储起来，交织器地址发生器将使用这些序列值。这一硬件单元采用几个小型数据结构（素数表）来计算所需要的序列。这一准备过程需要的时钟周期数与信息块的长度成比例。例如，对于K=40的块需要280时钟周期，而对于最大块长度K=5114，则需要 5290个时钟周期。该过程只需要在块长度变化时进行。地址发生器利用这些更为紧凑的数据结构来实时生成交织地址。 3GPP Turbo 译码器译码器包括两个MAP（最大后验概率）译码器和几个交织器。Turbo算法的优良的性能源于可以在两个MAP译码器间共享可靠性信息（extrinsic data，外数据，或称先验数据）。在我们的设计中，MAP译码器采用的是Bahl， Cocke， Jelinek 和 Rajiv (BCJR) 算法。BCJR算法计算每个符号的最大后验对数似然率，并且是一种真正的软判决算法。考虑到数据是以块的形式传输的，因此可以在时间维中前向或反向搜索一个符号序列。对于任一序列，其出现概率都是单独符号出现概率的乘积。由于问题是线性的，因此序列概述可以利用概率的对数和来代替。为了与一般文献中的习惯一致，我们将译码迭代的前向和反向状态概率分别利用 和 来表示。通常，BCJR算法要求在接收到整个信息后才开始解码。对于实时应用，这一限制可能太严格了。例如，3GPP Turbo译码器将需要大量存储器存储一个5114符号信息块的完全状态结构（state trellis）。对于单片FPGA设计来说，这需要的存储资源太多了。与维特比（Vitebi）算法类似，我们可以先从全零向量 O和数据{yk}（k 从 n 到 n-L） 开始反向迭代。L次反向迭代可获得非常好的 n-L近似值。只要L选择合适，最终的状态标志（state metric）就是正确的。可以利用这一性质在信息结束前就开始进行有效的位译码。L 被称为收敛长度。其典型值大约是译码器约束长度的数倍（通常为5至10倍），并随着信噪比的降低而增加。通常，Turbo译码算法将计算所有的 （对整块信息），将这些数值存储起来，然后在反向迭代中与反向状态概率一起用来计算新的外信息（extrinsic information，或称先验信息）。我们的设计中采用了窗口化方法。译码过程以一个前向迭代开始，计算包含L 个接收符号的块i的 值。同时，对未来（i+1）块进行一个反向迭代（标号 ）。对块i+1的反向迭代结束时，就获得了开始对块i 进行反向迭代所需要的正确的 初始向量。 与此同时对数似然函数（Lall）也在进行。 每一 和 处理过程都需要8个max* 操作 - 每个针对状态结构（tellis）中的8个结点之一。最终的对数似然计算需要14个并行max* 运算符。为了提供可接受的译码速率，在设计中采用了38个max* 功能单元。从 C描述到FPGA设计FPGA Turbo 编码译码器设计是利用基于C的设计和验证方法进行的，如图3所示。 算法开发阶段采用具有定点C类型的Art Library 来对定点计算的位真（bit-true）效应进行准确建模。在这一阶段考察了几种可能算法的定点性能。一旦选定正确的量化算法，就可利用A|rtDesignerPro创建一个专用DSP架构。A|rtDesignerPro的一个最强大的功能之一是可以插入和利用专用的数据通道核心（称为专用单元，ASU）。利用这些ASU加速器核心可以使我们处理Turbo译码器算法内在的计算复杂性。A|rtDesignerPro可自动完成寄存器分配、调度和控制器生成。在Turbo编码译码器设计中， A|rtDesignerr的自动循环合并可获得最佳的；任务调度，MAP译码步骤的内部循环都只有一个周期长。A|rtDesignerPro生成的最终结果是可综合的寄存器级（RT-level） VHDL或Verilog 描述。基于C的工具流支持FPGA专用功能。例如，可利用BlockRAM自动构造RAM，而寄存器文件也可利用分布式存储器而不是触发器来实现 。 最后，逻辑综合和Xilinx实施工具套件将RTL HDL 转换为 FPGA 配置位流。FPGA Turbo 编码译码器实现A|rtDesigner创建的Turbo编码器和译码器核心硬件结构包含许多专用ASU加速器。其中最重要的一个加速器完成max* 操作。max* 运算符根据下式计算两个幂值a 和 b：max* (a,b)=ln(expc(a)+expc(b))。如 图4所示， max* 运算是通过选择（a,b）最大值，并应用一个存储在查找表（LUT）中的校正因子近似进行的。这一近似算法非常适合利用Xilinx FPGA 实现，其中LUT是其最终基本构造单元。结果Turbo译码算法硬件字长的选择极大地影响总体性能。利用C-to-FPGA设计流程，这一定点分析是完全在C环境中完成的。结果示于图 5。上图显示出了我们的浮点Turbo译码器算法和对应的定点算法之间的性能差别。仿真是在5114块长度、5次译码迭代和AWGN信道模型情况下进行的。结果清晰明显出性能的损失是非常小的。我们的Turbo译码器的定点性能做为译码器迭代次数的函数 ，对于 dB SNR，位错率为10-6。译码器功能的实现非常具有挑战性，我们同时针对Virtex-E和 Virtex-II 器件进行了适配。Virtex-II 器件实施是采用运行在 speedfile数据库上的Xilinx 实施工具集完成的。利用XC2V1000BG575-5 FPGA实现的最终设计，达到了66 MHz 的时钟性能，消耗了3,060个逻辑片 和 16个块RAM。对于从40至 5114符号长度的块，采用5次译码迭代循环的情况下，译码器达到了2 至 百万符号每秒（Msym/s）的吞吐量。编码器占用了903个逻辑片、3个块RAM并支持83 MHz时钟频率。对于从40至5114位的块长度，速率可达到9 至20 Msym/s。能用上就好了，用不上别怪我。对不起哈~祝福你~

论文摘要：本文以递归的方法解决历史上著名的德•梅齐里克砝码问题，并加以推广阐述了一种特殊的进制数方式，对此问题作出了一个普遍解：任意给定一个自然数，能够以最少的个数的项保证其和为给定数而又能遍历1到此数间的任意整数。关键词：进制数，遍历，基底，状态值；一．问题介绍一位商人有一个40磅重的砝码，由于跌落在地而碎成4块，后来称得每块碎片的重量都是整磅数，而且可以用这4块来称从1至40磅之间的任意整磅数的重物，问这4块砝码碎片各是多少。摘自《100个著名初等数学问题》二．问题解决考虑这样一个用法码称重物的问题，实际上是通过在天平两端放不同砝码使各砝码值相加减得到目的值。用递归的方法能很好的解决：设前i块碎片的总质量为，由这块能够称出1～之间所有整磅数，那么第+1块碎片则为2+1，。它依次减去前块得到的各个磅数就能得到（+1）～（2+1），它依次加上前块得到的各个磅数就能得到（2+2）～（3+1）2+1—=+12+1+=3+12+1—（—1）=+22+1+（—1）=32+1—（—2）=+32+1+（—2）=3—1………………2+1—1=22+1+1=2+22+1自己当然能够称出来；所以由这+1块碎片能称出1～（3+1）所有的整质量。设第块碎片重为，则有：=2+1；=21+1；两式相减得=3；=1，故各碎片的磅数分别为1，3，9，27.满足和为40的要求。