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在硬件电路实现之前，用verilog-hdl对图6所示的逻辑电路进行了仿真，图8即为仿真结果。从仿真结果中可以看出，系统复位后，d_out（vdout）输出为0，在1s门脉冲g_p有效期间，get_data接收时钟get_data_clk。此间来自a/d转换器的数字电压（分别为from_adc=10、15、18、17、4、6、2）相继输入至get_data。由于这期间的最大值为from_adc=18，故有d_out=18。在门脉冲g_p无效期间，即使有数据from_adc=11输入，仍有d_out=0。
