在台阶处，由于布线形成过程中台阶覆盖性不好，厚度降低，j增加，易产生断条。
(2) 热效应 由式(4-11)知，金属膜的温度及温度梯度(两端的冷端效应)对电迁移寿命的影响极大，当j>10^6a/cm^2时，焦耳热不可忽略，膜温与环境温度不能视为相同。特别当金属条的电阻率较大时影响更明显。条中载流子不仅受晶格散射，还受晶界和表面散射，其实际电阻率高于该材料体电阻率，使膜温随电流密度j增长更快。
(3) 晶粒大小 实际的铝布线为一多晶结构，铝离子可通过晶间、晶界及表面三种方式扩散，在多晶膜中晶界多，晶界的缺陷也多，激活能小，所以主要通过晶界扩散而发生电迁移。在一些晶粒的交界处，由于金属离子的散度不为零，会出现净质量的堆积和亏损。进来的金属离子多于出去的，所以成为小丘堆积，反之则成为空洞。
同样，在小晶粒和大晶粒交界处也会出现这种情况，晶粒由小变大处形成小丘，反之则出现空洞，特别在整个晶粒占据整个条宽时，更容易出现断条，所以膜中晶粒尺寸宜均匀。
(4) 介质膜 互连线上覆盖介质膜(钝化层)后，不仅可以防止铝条的意外划伤，防止腐蚀及离子玷污，也可提高其抗电迁移及电浪涌的能力。介质膜能提高电迁移的能力，是因表面覆有介质时降低金属离子从体内向表面运动的概率，抑制了表面扩散，也降低了晶体内部肖特基空位浓度。wwW.133229.COm另外，表面的介质膜可作为热沉淀使金属条自身产生的焦耳热能从布线的双面导出，降低金属条的温升及温度梯度。
(5) 合金效应 铝中掺入cu、si等少量杂质时，硅在铝中溶解度低，大部分硅原子在晶粒边界处沉积，且硅原子半径比铝大，降低了铝离子沿晶界的扩散作用，能提高铝的抗电迁移能力。但布线进入深亚微米量级，线条很细，杂质在晶界处集积使电阻率提高，产生电流拥挤效应，这是一个新问题。
(6) 脉冲电流 电迁移讨论中多针对电流是稳定直流的情况，实际电路中的电流可为交流或脉冲工作，此时tmtf的预计可根据电流密度的平均值j及电流密度绝对值「j」来 计算 。
4.3 电迁移的失效模式
电迁移有三种失效模式如下：
(1) 短路 互连布线因电迁移而产生小丘堆积，引起相邻两条互连线短路，这在微波器件或vlsi中尤为多见。铝在发射极末端堆积，可引起eb结短路。多层布线的上下层铝条间也会因电迁移发生短路等。
(2) 断路 在金属化层跨越台阶处或有伤痕处，应力集中，电流密度大，可因电迁移而发生断开。铝条也可因受到水汽作用产生电化学腐蚀而开路。
(3) 参数退化 电迁移还可以引起eb结击穿特性退化，电流放大系数hfe变化等。
4.4 抗电迁移的措施
(1) 设计 合理进行电路版图设计及热设计，尽可能增加条宽，降低电流密度，采用合适的金属化图形(如 网络 状图形比梳状结构好)，使有源器件分散。增大芯片面积，合理选择封装形式，必要时加装散热器防止热不均匀性和降低芯片温度，减小热阻，有利散热。
电迁移寿命: ttf= 上式中 ——与互连线几何形状和微结构有关的常数
——平均电流密度
——是活化能
——boltzmann’s常数
——金属温度
其中 = ，在稳定的热环境下
上式中 ——芯片的基准温度
——金属线由于电流流动上升的温度
r——温度为 时互连线电阻
——互连线与衬底间的热阻
上式中 ——芯片周围的环境温度
——全功耗 是芯片面积
——衬底层封装的热电阻
当自热增加，电迁移寿命按指数减少。
(2)工艺 严格控制工艺，加强镜检，减少膜损伤，增大铝晶粒尺寸，因大晶粒铝层结构的无规则性变弱，晶界扩散减少，激活能提高，中位寿命增加。蒸铝时提高芯片温度，减缓淀积速度及淀积后进行适当热处理可获得大晶粒结构，但晶粒过大会防碍光刻和键合，晶粒尺寸宜选择得当。工艺中也应该使台阶处覆盖良好。
(3)材料 可用硅(铜)—铝合金后难熔金属硅化物代替纯铝。进一步的 发展 ，在vlsi电路中，目前已采用铜做互联材料。此时与铝基材料作为互连线使用，其电导率不够高，抗电迁移性能差，已不适应要求。铜的导电性好，用直流偏置射频溅散方法生成薄膜，并经在氮气下450摄氏度30分钟退火可得到大晶粒结构铜的薄层，其电阻率仅为1.76微欧厘米，激活能ea为1.26 ev，几乎比铝-硅-铜的(0.62)大两倍，在同样电流密度下，寿命将比铝-硅-铜的长3～4个数量级。
图4-1 衬底偏置电压随退火温度和铜膜晶向变化的曲线图
图4-2 退火前后铜膜的sem微图
(4)多层结构 采用以仅为基的多层金属化层，如pt5si2-ti-pt-au层，其中pt5si2与硅能形成良好的欧姆接触，钛是粘附层，铂是过渡层，金作导电层。对微波器件，经常采用ni-cr-au及al-ni-au层。当然多层金属化使工艺复杂，提高了成本。
(5)覆盖介质膜 由于如psg、al2o3或si3n4等介质膜能抑制表面扩散，压强效应和热沉效应的综合影响，延长铝条的中位寿命[6]～[7]。
4.5 本章小结
本章主要研究了电迁移，在电路规模不断扩大，器件尺寸进一步减小时，互连线中电流密度在上升，铝条中的电迁移现在更为严重，成为vlsi中的一个主要可靠性问题。本章首先介绍了电迁移的原理， 给出了电迁移的中位寿命tmtf的black方程，指出影响其中位寿命的重要参数。之后阐述了6点影响因素及它的三种失效模式：短路、断路和参数退化。最后针对影响因素和失效模式提出了电迁移的解决措施。
第5章 电压降
5.1 ir drop介绍
ir drop是由电线电阻和电源与地之间的电流所产生的。如果电线的电阻值过高或者单元的单元的电流比预想的要大，一种难以接受的电压下降就会出现，这种电压下降可以引起受影响的单元的供电电压要比所需要的电压低，并且可以导致更严重的门和信号的延迟，从而引起信号路径上时序的退化和时钟的偏移，由于ir drop降低了电源电流，同时也使噪声容限降低，并且连带影响着集成电路设计中的信号完整性。
简单的增加电线的线宽，降低电阻，并且由此电压降低，但是同时它也会减少布线的面积，并且在大多数条件下不会被接受。确立设计之后，从事于ir drop问题，当今所普遍应用的技术并不是对这些问题行之有效的方法。传统上，模拟方法用来设计电流的最大值以便检测电荷移动问题，但是这些非常昂贵并且对于大规模深亚微米集成电路的设计效率很低，这些设计模拟向量的指数增长使其非常困难，并且找到那些矢量耗费的时间会造成最坏的情况趋势。为了使设计中电流下降的位置更加完善，并且可以自动地通过更宽地金属层为ir drop的最低估计值提供路径，其所需要的是 科学 的设计和可用来实施的工具[2]。
5.2 ir drop分析
电源分布网络中的电压降落是从电源流过的峰值电流和电源网格中的寄生电阻的函数。随着功耗的增加和电源电压的降低，电压降落变得越来越严重。我们可以通过计算每一层电源网格上的最大电压降落，然后再把各个层上的最大电压降落累加起来获得全芯片的最大电压降落。两条平行的线之间的距离称作网格间距，这样对于每一网格间都有两条平行线穿过整个芯片。我们集中考虑顶层电源环中的电压降落，因为总的电压降落中的主要电压降落就在那。
传统的引线接合法限制电源焊盘只能在芯片的四周，从而产生了从电源焊盘到芯片中间的长的电源线。这样，这条非常长的电源线必须非常宽以减小电压降落，而这些又长又宽的电源线给时钟和全局总线的布线带来了困难。我们定义顶层最大电压降落为：
vtop=itop*rtop=javg*dc*ptop*rint*dc/8=ichip*ptop*rint/8
这里我们定义了平均电流密度为全芯片的功耗与电源电压之比，而且假设电流在全芯片是均匀分布的，dc为芯片边长。
当今的时钟设计需要很快的速度，因此需要非常大的缓冲器来驱动。但是，过大的驱动电流从电源流向缓冲器，导致了电压下降，使得缓冲器的电源电压出现一段时间的降低，从而使得缓冲器的驱动能力降低。因此我们可以看到一个非常戏剧的现象，很大的电压降落是由如缓冲器这样的电路产生的，同时它们自身又是电压降落的受害者。当然，刚才提到了，除了大的缓冲器外，大的总线驱动器，存储器解码器的驱动器也能在芯片工作的时候产生严重的电压降落。
在电路中，电源网格的寄生电阻是根据r=rs *l/w 来计算的其中rs是电源线的方块电阻，l和w分别为网格的间距和电源线的宽度。电源线的方块电阻可以从tsmc的工艺文件中查到，为0.076/squre，l选为40微米，而w定为标准单元中电源线的标准宽度1.08微米，这样计算出电源网格的寄生电阻为2.815欧姆，为了计算方便我们取其为3欧姆，另外考虑到在预布局中电源的输入端口距离时钟树电源网格还有一定的距离，这样由这段距离电源线而产生的寄生电阻我们初步定为30欧姆。以上参数有可能比实际中的要大，为了使模拟结果更加明显，先初步按上述数值进行模拟。输入端的脉冲源频率设为100m，即时钟周期为10纳秒，信号的上升时间定为0.1纳秒，时钟树的前两级反相器中pmos管的宽长比设为20，nmos管的宽长比设为10，然后，四级中pmos管的宽长比设为40，nmos管的宽长比设为20，最后一级 pmos管的宽长比设为80，nmos管的宽长比设为40，负载电容设为1皮法。器件模型采用tsmc的器件模型库，采用0.25微米工艺，最后用cadence的 spectres电路模拟程序对电路进行瞬态分析。
同时为了与理想的情况作对比我们也对理想的情况做了模拟，然后把考虑电压降落和不考虑电压降落的结果进行对比，分析电压降落对对电路性能的影响，并对其性能的差异进行量化。未考虑寄生电阻的理想情况下的时钟树的电路如图5-1所示。
图5-1 未考虑寄生电阻的理想情况下的时钟树的电路图
而考虑了电源网格中寄生电阻的作用的电路如图5-2所示：
图5-2 考虑了电源网格中寄生电阻的作用的电路图
从图5-3中可以很清楚的看出在反相器进行状态转换的时候，反相器的电源端有很大的电压降落。从数据分析中可以看到在反相器的状态反转过程中，加到反相器的电源端的电压最小只有1.973v，电压降落达到了20%以上而这对于10%的电压波动容差来讲是绝对不能忍受的。
反相器的电源端的电压和时间的关系如图5-3所示：
图5-3 反相器的电源端的电压波形图
反相器的地端的电压随时间的变化如图5-4所示：
图5-4 反相器的地端的电压波形图
图5-5 反向器的输出波形曲线图
类似的，加到反相器的地端电压，最大的为597.8mv，同样也达到了20%， 最小的也有384.9mv；而在理想情况下加到反相器的电源端的电压应该恒为2.5v，加到反相器的地 端的电压应该恒为0。这完全是由电源网格中的寄生电阻导致的，因为在我们所做分析和模拟中只考虑了电阻的影响。
理想情况下的延迟如图5-4所示：
图5-6 理想情况下的延迟电路图
实际中考虑了电压降后的延迟如图5-7所示：
图5-7 考虑了电压降后的延迟电路图
由于存在电压降，实际的延迟比理想的延迟多17.5ps。
5.3 抗ir drop的措施
1．采用 flip-chip 封装技术，使得电源pad和地 pad可以任意分布在芯片底部。
2．既然电源电压降落与同步转换的电路（如buffer）的数量有一定的关系，则可以把 同步转换的电路的数量作为一个设计规则来加以约束。
图5-8 整体式褪耦电容在多芯片模块中的应用
具体做法是在一定厚度的铝层上生长一层三氧化二铝然后再生长一层铝。整体式褪耦电容又分为薄膜整体式褪耦电容和陶瓷整体式褪耦电容，其中前者在5ghz带宽范围内具有很好的特性（如最小的电压损失和没有共振现象）。
在芯片级加的褪耦电容则是对包含了随时间变化的电阻，负载电容，褪耦电容的等效电路进行模拟来获得功能块的转换行为。因为褪耦电容会占用不小的面积，所以先在芯片级对电源 网络 进行噪声分析然后找出热点再插入褪耦电容，然后再对面积进行优化。要做完整而精确的转换噪声分析模型中必须包括：封装级的电源总线模型，芯片级的电源总线模型，还有能表示片上转换行为的等效电路（这里有一个数据，对于300m risc 微处理器需要160纳法的褪耦电容来保证电源波动能在规定的范围内）[8]～[9]。
5.4 本章小结
ir drop是由互连线电阻和电源与地之间的电流所产生的。如果电线的电阻值过高或者单元的单元的电流比预想的要大，一种难以接受的电压下降就会出现，这种电压下降可以引起受影响的单元的供电电压要比所需要的电压低，并且可以导致更严重的门和信号的延迟，从而引起信号路径上时序的退化和时钟的偏移，由于ir drop降低了电源电流，同时也使噪声容限降低，并且连带影响着集成电路设计中的信号完整性。
简单的增加电线的线宽，降低电阻，并且由此电压降低，但是同时它也会减少布线的面积，并且在大多数条件下不会被接受。传统上，模拟方法用来设计电流的最大值以便检测电荷移动问题，但是这些非常昂贵并且对于大规模深亚微米集成电路的设计效率很低。为了使设计中电流下降的位置更加完善，并且可以自动地通过更宽地金属层为ir drop的最低估计值提供路径，其所需要的是 科学 的设计和可用来实施的工具。本章根据实际的条件作出了模拟仿真，讲述了在使用中的一些心得体会，并且提出了三种行之有效的解决方法。
第6章 天线效应
6.1 天线效应机理
虽然栅氧化层损坏的机理并不是非常清楚，但是第一个关于其本质的近似解释是：从等离子刻蚀工艺中收集到的电荷在电压的作用下会在氧化层中形成电流，这个电流能够引入很多陷阱，这些陷阱反过来能放大氧化层中的电流，在极端的情况下，上述机理能够导致栅氧化层的过早击穿，也能影响晶体管的閾值电压[11]。
图6-1 辉光放电
此图所描述的等效电路是用来估计充电量的，其中辉光放电被看作为一个电流源[10]。
6.2 天线效应的分析
经典的天线效应理论预言到薄栅氧化层的损坏程度和ar(天线面积与栅面积的比值，简称面积比)成正比，然而最近人们对经典理论提出了置疑，比如有报道称天线效应对ar的依赖性并没有经典理论那么强，原因如下：
1. 人们必须首先假设薄电介质电容均匀传导，但这不可能，当前的渗透理论断言，一旦部分渗透路径形成，电荷输运将变得高度局部化(集中)。
2. 关系式j=(a/a)j，(j是栅漏电流密度，a是天线的面积，a是薄电介质电容的面积，a/a就是ar，j是由等离子刻蚀引起的净电流密度)，只有当天线收集的电流与栅电流相平衡的情况下才可能正确，但这一前提只能在少数情况下成立。
3. 薄电介质电容本身也可以作为天线，一个更合适的表示是j=(1+a/a)j，这说明经典理论有所忽略(因为a/a的值一般都在几百到几千的范围才会对栅氧化层有明显的破坏作用所以在实际情况中，把1忽略是完全可以的)。
图6-2 栅寿命随天线比的变化曲线
对于氧化层厚度为6纳米和8纳米的情况下，qbd随着ar的增加成比例的减小；当ar大于1500时， tbd逐渐下降，当ar小于1500时，tbd变化不明显。而对于ar较大的情况栅电容的单位面电容与天线电容的单位面电容比的大小是比ar更加重要的影响因素。
图6-3 感应振荡幅度随天线比和电容比的变化曲线
此图描述了在不同电容比的情况下感应振荡幅度对ar的关系，幅度对ar归一化。很明显，这个幅度不仅仅是ar的函数，在ar很小的情况下，对电容比的依赖性很弱，在ar较大的情况下，幅度对电容比的依赖性很强，当ar远大于电容比的时候幅度达到饱和。
1. 实验观测已经进一步的证明p管比n管更容易引起天线效应。
2. soi上的器件比体cmos上的器件具有更强的抗天线效应特性。
3. 对于栅氧化层的厚度大于4纳米的情况，栅氧化层越薄，天线效应越明显；对于栅氧化层的厚度小于4纳米的情况，结果正好相反。另外，对于栅氧化层的厚度大于4纳米的情况来说，在不增加电流密度的情况下，增加栅的介电常数有助于减弱天线效应。
4. 天线效应还依赖于电源的辉光放电频率[10]～[12]。
6.3 抗天线效应的措施
第一种解决方法是布线调整技术:
图6-4 在三层布线沟道中的天线效应
在上图的三层沟道布线实验中，这种层重新排布方法可以降低38.7%的天线效应，因为只是对布线的重新排布，因此不需要增加布线面积。
另一种解决办法是在栅极和衬底之间引入齐纳二极管，这样当栅氧化层上的电压超过二极管的击穿电压时，电荷会通过二极管放电，从而会起到一定的效果；但是这样做缺点也是很明显的：
1. 这样会增加面积，因此不可能大规模采用。
2. 击穿电压随工艺而定，当氧化层中的电荷累积没有达到二极管的击穿电压时，此方法不起作用[13]～[14]。
6.4 本章小结
栅氧化层损坏的机理不是非常清楚，第一个关于其本质的近似解释是：从等离子刻蚀工艺中收集到的电荷在电压的作用下会在氧化层中形成电流，这个电流能过引入很多陷阱，这些陷阱反过来能放大氧化层中的电流，在极端的情况下，上述机理能够导致栅氧化层的过早击穿，也能影响晶体管的閾值电压。根据查看各种资料得出：
1. 实验观测已经进一步的证明p管比n管更容易引起天线效应。
2. soi上的器件比体cmos上的器件具有更强的抗天线效应特性。
3. 对于栅氧化层的厚度大于4纳米的情况，栅氧化层越薄，天线效应越明显；对于栅氧化层的厚度小于4纳米的情况，结果正好相反。另外，对于栅氧化层的厚度大于4纳米的情况来说，在不增加电流密度的情况下，增加栅的介电常数有助于减弱天线效应。
4. 天线效应还依赖于电源的辉光放电频率。
在解决方法上提出了布线调整工艺和在栅极和衬底之间引入齐纳二极管，但是这两种方法各有各的应用条件，具体问题具体分析。
结 论
随着深亚微米工艺的 发展 ，影响信号完整性的因素如电迁移，天线效应，电压降落，串扰等逐渐显现出来。在深亚微米超大规模集成电路中由于电迁移和热效应导致的电路可靠性问题对于长信号线变得尤其重要，有可能导致电路的短路或者断路。栅氧化层的天线效应是制造深亚微米mosfet 的主要问题，等离子刻蚀工艺能够引入大量的电荷，这些电荷能够引起栅的褪化或者击穿。大的片上电流和在高频情况下需要充放电的大负载能够引起电源分布网络的电压降落问题。高速高集成度的超大规模集成电路中平行线间的串扰也变得越来越重要。由于耦合电容存在而产生的线间的串扰随着平均互连长度（相对于最小特征尺寸），布线互连密度和器件开关速度逐渐增强，高速电路（如动态电路和锁存器）在输入和输出节点对噪声很敏感，这使得对于设计而言进行精确的噪声耦合分析变得很关键。本文正是针对这几方面来分析和研究的，主要取得了以下结论：
(1) 信号完整性问题应该在下述环节中着重强调，包括电路设计，布局布线和模拟。
(2) 在两条线之间加入地线，它能极大的减小串扰，其不足是增大了芯片面积，所以不能在芯片中全范围的应用，可以用在一些全局的线中，它比加大线间距有效的多；改变线间距可以在微量上减小串扰；加大受害线上的驱动或是加入buffer或invter也可以减少串扰噪声。
(3) 合理进行电路版图设计及热设计，严格控制工艺，加强镜检，减少膜损伤，增大铝晶粒尺寸，用硅(铜)—铝合金后难熔金属硅化物代替纯铝，使用多层结构和覆盖介质膜等方法都可以减少电迁移现象。
(4) 采用 flip-chip 封装技术和加褪耦电容的方法能在一定的程度上减弱电压降对信号完整性的影响。
(5) 天线效应在解决方法上提出了布线调整工艺和在栅极和衬底之间引入齐纳二极管，但是这两种方法各有各的应用条件，具体问题具体分析。
参考 文献
1 高锦琴.深亚微米版图设计中的关键技术研究.哈尔滨 工业 大学硕士 论文 .2002:1-78
2 magma design automation inc.deep-submicron signal integrity. 2002:1-6
3 李忻,李方伟.第三代移动通信与信号完整性问题. 重庆邮电学院. .cn/guokan/2001/0103/03g.htm
4 young,brian.digital signal integrity-modeling and simulation with interconnects and package.prentice-hall ptr,2001:98-104
5 soo-youngoh,keh-jeng chang,john l.moll."physical and technological limitations and their optimization in submicron vlsi interconnect"ieee vmic conference june 1991:346-349
6 t.ohmi,t.hoshi,t.yoshie,t.takewaki,m.otsuki,t.shibata,and t.nitta."large-electromigration-resistance copper interconnect technology for sub-half-micron vlsi's"ieee iedm91 1991:285-288
7 kaustav banerjee,amit mehrotra."coupled analysis of electromigration reliability and performance in ulsi signal nets"ieee 2002:1-7
8 n.capitol ave.,san jose."integral decoupling capacitance reduces multichip module ground bounce"ieee 1991:79-84
9 kevin t. tang and eby g. friedman."transient irvoltage drops in cmos-based power distribution networks"ieee 2000:1-4
10 doug p.verret,anand krishnan,srikanth krishnan."a new look at the antenna effect"ieee transactions on electron devices,vol.49,no.7,july 2002:1274-1281
11 wojciech maly,charles ouyang,subhendra ghosh,and sury maturi."ddtection of an antenna effect in vlsi designs"ieee 1996:86-94
12 koji eriguchi and yukiko kosaka."correlation between two time-dependent dielectric breakdown measurements for the gate oxides damaged by plasma processing"ieee transactions on electron devices,vol.45,no.1,january 1998:160-164
13 hiroshi shirota,toshiyuki,masayuki terai,and kaoru okazaki.a new router for reducing"antenna effect"in asic design.ieee custom integrated circuits conference 1998:601-604
14 h.-c.lin,m.-f.wang,c.-c.chen,s.-k.hsien,c.-h.chien,t.-y.huang,c.-y.chang,and t.-s.chao."characterization of plasma charging demage in ultrathin gate oxides"ieee 98ch36173.36th annual international reliability physics symposium,reno,nevada,1998:312-317
